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应用科学学报 ›› 2009, Vol. 27 ›› Issue (2): 117-123.

• 通信工程 • 上一篇    下一篇

应用循环移位矩阵设计LDPC码译码器

管武 董明科 项海格   

  1. 北京大学信息科学技术学院，北京100871
  • 收稿日期:2008-03-12 修回日期:2008-12-19 出版日期:2009-04-01 发布日期:2009-04-01
  • 作者简介:管武，博士生，研究方向：信道编码，E-mail: gxwu@pku.edu.cn；项海格，教授，博导，研究方向：数字通信、信号处理、无线和卫星通信网，E-mail: xianghg@pku.edu.cn
  • 基金资助:
    国防预研基金(No. 9140A22030106JW02)资助项目

Design of LDPC Coder-Decoder Based on Cyclic Shift Matrices

  1. School of Electronics Engineering and Computer Science, Peking University, Beijing 100871, China
  • Received:2008-03-12 Revised:2008-12-19 Online:2009-04-01 Published:2009-04-01

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被引次数

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摘要：

通过对DVB-S2和WiMAX等标准中的实用LDPC码的分析，导出了其共同的基于循环移位矩阵的校验阵结构；设计了一种基于循环移位矩阵的LDPC码译码器，该译码器拥有每行块(列块)逐块、逐行块(列块)的半并行译码机制、通用的外信息存储单元和串行运算单元，可以用相同的结构实现不同码率的各种LDPC码. 采用该结构在Altera EP2S60芯片上实现了码长为8 064、比特码率为7/8, 6/8, 5/8, 4/8, 3/8 这5 个码率的多码率LDPC码译码器. 测试结果表明，译码器的有效符号速率达到80 Mbit/s.

关键词: 低密度奇偶校验码（LDPC码）, 译码器, 循环移位矩阵

Abstract:

In this paper, the LDPC codes used in DVB-S2 and WiMAX are analyzed. A universal structure based on cyclic shift matrices is presented for these codes. A partially parallel decoder is designed with a universal storage
resource reusing architecture and serial operation processors. This decoder has been implemented on an Altera EP2S60 platform, and can work for 8 064 bit code length at rates 7/8, 6/8, 5/8, 4/8 and 3/8. Test results show that its code throughput can approach 80 Mbit/s.

Key words: low density parity check (LDPC) codes, decoder, cyclic shift matrices

中图分类号: